快速搜尋
【I718423】隨機運算之除法器
| 公告號 |
|
||||||
| 專利名稱 | 隨機運算之除法器 STOCHASTIC COMPUTING DIVIDER |
||||||
| 公告日 | 2021/02/11 | ||||||
| 公告及公開日 | 公告-2021/02/11,公開-2020/05/01 | ||||||
| 證書號 | I718423 | ||||||
| 申請日 | 2018/10/15 | ||||||
| 申請號 | 107136216  |
||||||
| 國際分類號 /IPC |
G06F-007/44(2006.01);H03K-003/027(2006.01) | ||||||
| 公報卷期 | 48-05 | ||||||
| 發明人 | 朱紹儀 CHU, SHAO I; 邱建良 CHIU, CHIEN LIANG; 黃有榕 HUANG, YU JUNG; 謝承恩 HSIEH, CHEN EN |
||||||
| 申請人 | 國立高雄科技大學 NATIONAL KAOHSIUNG UNIVERSITY OF SCIENCE AND TECHNOLOGY 高雄市三民區建工路415號 TW | ||||||
| 代理人 | 陳豐裕 | ||||||
| 參考文獻 | CN101620523A CN101882062A CN103138748A 李晉維，"基於隨機運算之數位訊號處理電路設計"，國立中山大學資訊工程學系，2017.09.12 |
||||||
| 審查人員 | 簡大翔 | ||||||
| 摘要 | 本發明有關於一種隨機運算之除法器，其包含有一隨機數產生裝置；一邏輯閘組，係電性連接隨機數產生裝置之輸出端；以及一正反器，係具有三個輸入端與兩個輸出端，其三個輸入端分別電性連接隨機數產生裝置之輸出端、邏輯閘組與一時脈輸入；藉此，本發明將隨機運算(Stochastic computing,SC)之原理應用於除法器上，以實現準確度高的除法運算。 | ||||||
| 專利範圍 | 1.一種隨機運算之除法器，其包含有：一隨機數產生裝置，係具有一隨機數產生源與一第一比較器、一第二比較器，該隨機數產生源具有一輸出端，係輸出一隨機數X，該第一比較器、該第二比較器各具有兩輸入端與一輸出端，該第一比較器、該第二比較器的第一輸入端皆係電性連接至該隨機數產生源的輸出端，該第一比較器、該第二比較器的第二輸入端則分別各自接收一位元流(bit-stream)，該位元流之長度為2 k ，分別以Py1與Py2表示，Py1與Py2大於隨機數X，且Py1小於Py2；該隨機數產生源係為線性反饋移位暫存器(Linear feedback shift register,LFSR)；一邏輯閘組，係電性連接該隨機數產生裝置之輸出端，其包含有一反閘(NOT gate)與一及閘(AND gate)，其中該反閘的輸入端電性連接第一比較器的輸出端，該反閘的輸出端與該及閘的第一輸入端電性連接，該及閘的第二輸入端電性連接至第二比較器的輸出端；以及一正反器，該正反器為JK正反器，係具有三個輸入端與兩個輸出端，該三個輸入端分別為J資料輸入端、K資料輸入端與時脈輸入端，該第一比較器的輸出端連接至該J資料輸入端，該及閘的輸出端連接至該K資料輸入端。 2.一種隨機運算之除法器，其包含有：一隨機數產生裝置，係具有一隨機數產生源與三比較器，該隨機數產生源具有一輸出端，係輸出一隨機數X，該第一比較器、該第二比較器、該第三比較器各具有兩輸入端與一輸出端，該第一比較器、該第二比較器、該第三比較器的第一輸入端皆係電性連接至該隨機數產生源的輸出端，該第一比較器、該第二比較器、該第三比較器的第二輸入端則分別各自接收一位元流(bit-stream)，此位元流之長度為2 k ，該些位元流大於隨機數X，該隨機數產生源係為線性反饋移位暫存器(Linear feedback shift register,LFSR)；一邏輯閘組，係電性連接該隨機數產生裝置之輸出端，其包含有一反閘(NOT gate)與第一及閘(AND gate)、第二及閘，其中該反閘之輸入端電性連接該第一比較器的輸出端，該反閘之輸出端與該第一及閘的第一輸入端電性連接，該第一及閘的第二輸入端電性連接至該第二比較器的輸出端，該第二及閘的第一輸入端連接該第一及閘的第一輸入端，該第二及閘的第二輸入端連接該第三比較器之輸出端；以及一正反器，該正反器為JK正反器，係具有三個輸入端與兩個輸出端，該三個輸入端分別為J資料輸入端、K資料輸入端與時脈輸入端，該第一及閘的輸出端連接至該J資料輸入端，該第二及閘的輸出端連接至該K資料輸入端。 |
瀏覽數:
分享